Modul II Flip-Flop
PERCOBAAN 1
PERCOBAAN 1
_1.jpg)
Gambar 1.1 Module D’Lorenzo
2. Jumper
Gambar 1.2 Jumper
3. Software Proteus
4. Prinsip Kerja[Kembali]
Rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care.
Pada D flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai D dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0. Nilai D baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
Pada JK flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai J,K dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0. Nilai J dan K baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang. dan saat J=1 dan K=1 flip flop berada dalam kondisi toggle(keadaan berlawanan). setiap terjadi trigger output yang baru merupakan invers dari output yang lama.
Pada D flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai D dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0. Nilai D baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
Pada JK flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai J,K dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0. Nilai J dan K baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang. dan saat J=1 dan K=1 flip flop berada dalam kondisi toggle(keadaan berlawanan). setiap terjadi trigger output yang baru merupakan invers dari output yang lama.
6. Analisa[Kembali]
1). Analisa Output yang terjadi pada JK Flip Flop dan D Flip Flop pada setiap kondisi percobaan.
Percobaan kondisi 1
Pada JK flip flop input S = 1 dan R = 0 ,karena input aktif flow maka berdasarkan teori RS flip flop Q akan bernilai nol karena pin R atau reset aktif yang akan mereset nilai Q menjadi 0.
Pada D flip flop input S = 1 R = 0 karena pada pin S dan R adalah active low berdasarkan teori RS flip-flop Q akan bernilai 0 karena pin R atau reset aktif yang mereset nilai Q
Kondisi 2 B1 = 0, B0 = 1
Pada JK flip-flop input S = 0 dan R = 1 karena pada pin S dan R adalah active low berdasarkan teori RS flip-flop Q akan bernilai 1 karena S atau set aktif yang akan mengatur Q menjadi 1.
Pada D flipflop S = 0 R = 1 karena pada pin S dan R adalah active low,berdasarkan teori RS flip flop Q akan bernilai 1 karena pin S atau set aktif yang menset Q = 1.
Kondisi 3 B1 = b0 = 0
Pada JK flip-flop input s = r = 0 karena pada pin s dan r aktif low berdasarkan teori RS flip-flop Q dan Q’ bernilai 1 atau kondisi terlarang Pada D flip-flop input s = r = 0 karena pin SR adalah active low berdasarkan teori RS flip-flop Q dan Q’ bernilai 1 atau kondisi terlarang karena pin S dan R aktif.
Kondisi 4 B1 = b0 = 1 b 2 = B5 = B4 = 0
Pada JK flip-flop input S = 1 R = 1 dan inputan J=K = 0 ,maka merupakan nilai output yang sebelumnya karena pada saat kondisi 3 kita melakukan pemindahan saklar S yang menjadi 1 sehingga nilai output yang didapatkan Q=0 DAN Q’=1 Pada D flip-flop inputan S = 1 dan R = 1 dan inputan D = 0 berdasarkan tabel D flip-flop output yang dihasilkan adalah Q=0 dan Q’=1.
Kondisi 5 B0 = B1 = 1 B2 = 0 , B4 = B5 = 1
Pada JK flip-flop S = 1 dan R = 1 , J = 0 dan K = 1 output yang didapatkan merupakan kondisi saat input J = 0 sehingga Q = 0 Pada D flip flop inputan S = 1 dan R = 1 karena SR tidak aktif dan inputan D = 0 maka output yang dihasilkan adalah Q = 0.
Kondisi 6 S=R = 1 , J = 1 K = 0 , D = X , clock D = 0
Pada JK flip-flop s = 1 dan r = 1 maka SR tidak aktif J = 1 dan K = 0 maka Q akan bernilai 1 Pada D flip flop S = 1 dan R = 1 maka SR tidak aktif dan d = X karena sebelumnya nilai d = 0 dan tidak ada trigger dari clock maka outputnya sama dengan output yang sebelumnya.
Kondisi 7 S=R = 1 , J = 1 ,K = 1 , D dan clock D dilepas
Pada JK flip-flop S = R = 1 maka SR tidak aktif , J dan K = 1 sehingga berada dalam kondisi toggle sehingga output Q adalah berlawanan dengan output sebelumnya setiap terjadi trigger oleh clock.
Percobaan kondisi 1
Pada JK flip flop input S = 1 dan R = 0 ,karena input aktif flow maka berdasarkan teori RS flip flop Q akan bernilai nol karena pin R atau reset aktif yang akan mereset nilai Q menjadi 0.
Pada D flip flop input S = 1 R = 0 karena pada pin S dan R adalah active low berdasarkan teori RS flip-flop Q akan bernilai 0 karena pin R atau reset aktif yang mereset nilai Q
Kondisi 2 B1 = 0, B0 = 1
Pada JK flip-flop input S = 0 dan R = 1 karena pada pin S dan R adalah active low berdasarkan teori RS flip-flop Q akan bernilai 1 karena S atau set aktif yang akan mengatur Q menjadi 1.
Pada D flipflop S = 0 R = 1 karena pada pin S dan R adalah active low,berdasarkan teori RS flip flop Q akan bernilai 1 karena pin S atau set aktif yang menset Q = 1.
Kondisi 3 B1 = b0 = 0
Pada JK flip-flop input s = r = 0 karena pada pin s dan r aktif low berdasarkan teori RS flip-flop Q dan Q’ bernilai 1 atau kondisi terlarang Pada D flip-flop input s = r = 0 karena pin SR adalah active low berdasarkan teori RS flip-flop Q dan Q’ bernilai 1 atau kondisi terlarang karena pin S dan R aktif.
Kondisi 4 B1 = b0 = 1 b 2 = B5 = B4 = 0
Pada JK flip-flop input S = 1 R = 1 dan inputan J=K = 0 ,maka merupakan nilai output yang sebelumnya karena pada saat kondisi 3 kita melakukan pemindahan saklar S yang menjadi 1 sehingga nilai output yang didapatkan Q=0 DAN Q’=1 Pada D flip-flop inputan S = 1 dan R = 1 dan inputan D = 0 berdasarkan tabel D flip-flop output yang dihasilkan adalah Q=0 dan Q’=1.
Kondisi 5 B0 = B1 = 1 B2 = 0 , B4 = B5 = 1
Pada JK flip-flop S = 1 dan R = 1 , J = 0 dan K = 1 output yang didapatkan merupakan kondisi saat input J = 0 sehingga Q = 0 Pada D flip flop inputan S = 1 dan R = 1 karena SR tidak aktif dan inputan D = 0 maka output yang dihasilkan adalah Q = 0.
Kondisi 6 S=R = 1 , J = 1 K = 0 , D = X , clock D = 0
Pada JK flip-flop s = 1 dan r = 1 maka SR tidak aktif J = 1 dan K = 0 maka Q akan bernilai 1 Pada D flip flop S = 1 dan R = 1 maka SR tidak aktif dan d = X karena sebelumnya nilai d = 0 dan tidak ada trigger dari clock maka outputnya sama dengan output yang sebelumnya.
Kondisi 7 S=R = 1 , J = 1 ,K = 1 , D dan clock D dilepas
Pada JK flip-flop S = R = 1 maka SR tidak aktif , J dan K = 1 sehingga berada dalam kondisi toggle sehingga output Q adalah berlawanan dengan output sebelumnya setiap terjadi trigger oleh clock.
File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 4013 klik disini
Datasheet 4027 klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 4013 klik disini
Datasheet 4027 klik disini
Tidak ada komentar:
Posting Komentar