Modul IV Shift Register & Seven Segment
PERCOBAAN 1
PERCOBAAN 1
Gambar 1.1 Module D’Lorenzo
2. Jumper
Gambar 1.2 Jumper
3. Software Proteus
4. Prinsip Kerja[Kembali]
Rangkaian ini terdiri dari 4 buah JK flip-flop yang mana clock untuk tiap flip-flop sama.
jadi rangkaian ini merupakan shift register, dengan mengatur saklar sesuai dengan kondisi di jurnal maka akan didapatkan 4 jenis shift register.
Dan dan pin Set dari FF pertama berada pada SW 4,Set dari FF kedua berada pada SW 3 saklar,Set dari FF ketiga berada pada SW 2, dan Set dari FF keempat berada pada SW 1. Output Q FF 1 di hubungkan ke JK FF kedua, Output Q FF kedua di hubungkan ke JK FF ketiga, dan Output Q FF ketiga di hubungkan ke JK FF keempat. Reset tiap FF dihubungkan ke Saklar 7.
Saklar 5 dan clock dijadikan sebagai inputan gerbang AND sebelum di masukkan ke PIN CLK masing masing FF. Saklar 6 dijadikan sebagai inputan JK FF pertama. Shift register berguna untuk menyimpan data sementara dan mentransfer data. pada rangkaian ini digunakan 4 buah metode sesuai dengan kondisi . maka jika kita mengirim data 4 bit, pada shift register serial out Clock digunakan sebagai trigger sehingga data akan bergeser. sedangkan pada paralel out data akan keluar secara bersamaan.
Dan dan pin Set dari FF pertama berada pada SW 4,Set dari FF kedua berada pada SW 3 saklar,Set dari FF ketiga berada pada SW 2, dan Set dari FF keempat berada pada SW 1. Output Q FF 1 di hubungkan ke JK FF kedua, Output Q FF kedua di hubungkan ke JK FF ketiga, dan Output Q FF ketiga di hubungkan ke JK FF keempat. Reset tiap FF dihubungkan ke Saklar 7.
Saklar 5 dan clock dijadikan sebagai inputan gerbang AND sebelum di masukkan ke PIN CLK masing masing FF. Saklar 6 dijadikan sebagai inputan JK FF pertama. Shift register berguna untuk menyimpan data sementara dan mentransfer data. pada rangkaian ini digunakan 4 buah metode sesuai dengan kondisi . maka jika kita mengirim data 4 bit, pada shift register serial out Clock digunakan sebagai trigger sehingga data akan bergeser. sedangkan pada paralel out data akan keluar secara bersamaan.
6. Analisa[Kembali]
1. Analisa Output yang dihasilkan tiap tiap kondisi
Kondisi 1 B3 sampai B6 = 0, B0 = B2 = 1, B1= x
Di mana inputan data masuk melalui saklar B1 dan data diubah-ubah dengan menggeser posisi saklar dari atas ke bawah, data akan masuk saat clock mentrigger FF sehingga data yang dimaksudkan akan bergeser. Terlihat pada saat pengambilan data, data inputan masuk satu persatu atau serial dan data yang keluar juga secara serial sehingga kondisi satu merupakan shift register jenis serial in serial out atau SISO.
Kondisi 2 B3 sampai B6=0, B1=x, B0= 1 B2=diturunkan
Data inputan masuk melalui saklar B1 dan lalu kita akan mengubah posisi saklar B1 sehingga data masuk satu persatu, saat semua data sudah masuk maka saklar B2 diturunkan atau dinolkan sehingga data keluar secara bersamaan, terlihat pada pengambilan data, data input masuk satu persatu atau serial dan data yang keluar muncul secara bersamaan (paralel) sehingga kondisi 2 merupakan shift register jenis serial in paralel out atau SIPO.
Kondisi 3 B3 sampai B6=x, B1=0, B0=B2= 1
Data inputan masuk melalui saklar B3 sampai B6 dengan menggeser saklar B3 dan B6 secara bersamaan sesuai dengan data yang masuk, maka terlihat pada indikator data masuk secara bersamaan dan setiap terjadi clock maka data akan bergeser keluar satu persatu, terlihat pada saat pengambilan data data inputan masuk secara bersamaan dan data keluar satu persatu sehingga kondisi 3 merupakan shift register jenis paralel in serial out atau PIPO.
Kondisi 4 B3 sampai B6= x, B0=1, B1=B2=0
Data inputan masuk melalui saklar B3 sampai B6 dengan mengubah saklar secara bersamaan sesuai dengan data yang masuk maka terlihat pada indikator data masuk secara bersamaan dan data keluar juga secara bersamaan terlihat pada saat pengambilan data data inputan masuk secara bersamaan dan keluar secara bersamaan sehingga kondisi 4 merupakan shift register jenis paralel in paralel out atau PIPO.
2. Jika gerbang And pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan?
maka untuk kondisi 1 dan kondisi 3 (SISO & PISO) tidak terjadi perubahan apapun namun pada kondisi 2 dan 4 (SIPO & PIPO) yang mana outputnya paralel malah keluar secara seri. saklar B2 berguna untuk menghentikan sinyal clock sehingga tidak terjadi perubahan data berupa pergeseran.
Kondisi 1 B3 sampai B6 = 0, B0 = B2 = 1, B1= x
Di mana inputan data masuk melalui saklar B1 dan data diubah-ubah dengan menggeser posisi saklar dari atas ke bawah, data akan masuk saat clock mentrigger FF sehingga data yang dimaksudkan akan bergeser. Terlihat pada saat pengambilan data, data inputan masuk satu persatu atau serial dan data yang keluar juga secara serial sehingga kondisi satu merupakan shift register jenis serial in serial out atau SISO.
Kondisi 2 B3 sampai B6=0, B1=x, B0= 1 B2=diturunkan
Data inputan masuk melalui saklar B1 dan lalu kita akan mengubah posisi saklar B1 sehingga data masuk satu persatu, saat semua data sudah masuk maka saklar B2 diturunkan atau dinolkan sehingga data keluar secara bersamaan, terlihat pada pengambilan data, data input masuk satu persatu atau serial dan data yang keluar muncul secara bersamaan (paralel) sehingga kondisi 2 merupakan shift register jenis serial in paralel out atau SIPO.
Kondisi 3 B3 sampai B6=x, B1=0, B0=B2= 1
Data inputan masuk melalui saklar B3 sampai B6 dengan menggeser saklar B3 dan B6 secara bersamaan sesuai dengan data yang masuk, maka terlihat pada indikator data masuk secara bersamaan dan setiap terjadi clock maka data akan bergeser keluar satu persatu, terlihat pada saat pengambilan data data inputan masuk secara bersamaan dan data keluar satu persatu sehingga kondisi 3 merupakan shift register jenis paralel in serial out atau PIPO.
Kondisi 4 B3 sampai B6= x, B0=1, B1=B2=0
Data inputan masuk melalui saklar B3 sampai B6 dengan mengubah saklar secara bersamaan sesuai dengan data yang masuk maka terlihat pada indikator data masuk secara bersamaan dan data keluar juga secara bersamaan terlihat pada saat pengambilan data data inputan masuk secara bersamaan dan keluar secara bersamaan sehingga kondisi 4 merupakan shift register jenis paralel in paralel out atau PIPO.
2. Jika gerbang And pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan?
maka untuk kondisi 1 dan kondisi 3 (SISO & PISO) tidak terjadi perubahan apapun namun pada kondisi 2 dan 4 (SIPO & PIPO) yang mana outputnya paralel malah keluar secara seri. saklar B2 berguna untuk menghentikan sinyal clock sehingga tidak terjadi perubahan data berupa pergeseran.
File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 74111 klik disini
Datasheet 4081 klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 74111 klik disini
Datasheet 4081 klik disini
Tidak ada komentar:
Posting Komentar