Modul II Flip-Flop
Modul 2 Percobaan 1 Kondisi 20
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care dengan led diganti logicprobe
Percobaan 1 Kondisi 20
Gambar rangkaian sebelum disimulasikan
Gambar rangkaian setelah disimulasikan
Gambar rangkaian sebelum disimulasikan
Gambar rangkaian setelah disimulasikan
4. Prinsip Kerja[Kembali]
Rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care.
Pada D flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai D dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0.
Nilai D baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
Rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care.
Pada D flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai D dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0.
Nilai D baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
Pada JK flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai J,K dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0.
Nilai J dan K baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
Nilai J dan K baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
dan saat J=1 dan K=1 flip flop berada dalam kondisi toggle(keadaan berlawanan). setiap terjadi trigger output yang baru merupakan invers dari output yang lama.
File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 4013 klik disini
Datasheet 4027 klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 4013 klik disini
Datasheet 4027 klik disini
Tidak ada komentar:
Posting Komentar