Modul II Flip-Flop
Modul 2 Percobaan 2 Kondisi 23
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan 2 dengan ketentuan input B0=0, B1=1, B2=clock
Percobaan 2 Kondisi 23
Gambar rangkaian sebelum disimulasikan
Gambar rangkaian setelah disimulasikan
Gambar rangkaian sebelum disimulasikan
Gambar rangkaian setelah disimulasikan
4. Prinsip Kerja[Kembali]
T flip flop adalah pengembangan dari JK flip flop, yang input J dan K digabungkan menjadi 1.
Pada T flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai T dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0.
T flip flop adalah pengembangan dari JK flip flop, yang input J dan K digabungkan menjadi 1.
Pada T flip flop, Input pada S=1, dan R=0, maka berdasarkan logika RS flip flop, output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai T dan Clock di ubah ubah. sebaliknya saat S=0, dan R=1, maka berdasarkan logika RS flip flop, output pada Q akan di reset menjadi 0.
Nilai T =1 baru akan mempengaruhi output jika S=0 & R=0, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. saat S=1, dan R=1, maka berdasarkan logika RS flip flop, output berada dalam kondisi terlarang.
dan saat T=1 dan terdapat sinyal clock, flip flop berada dalam kondisi toggle(keadaan berlawanan). setiap terjadi trigger output yang baru merupakan invers dari output yang lama.
File HTML klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 4013 klik disini
Datasheet 4027 klik disini
Rangkaian Simulasi Proteus klik disini
File Video Rangkaian klik disini
Datasheet 4013 klik disini
Datasheet 4027 klik disini
Tidak ada komentar:
Posting Komentar